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2005年04月28日
Verilogと戯れる
極めて久しぶりにVerilogと戯れる。忘れかけていた文法はしばらくやれば思い出すとしても、同期回路の書き方のコツというかカンをだいぶ忘れていた。
特にシミュレーションは通るんだけど、合成ができない、あるいは合成できても不要な回路がたくさんできる、という、よくあることがあって、なかなか難儀する。
今日の教訓。
- センシティビ・リスト(always@の中)には、変化に関係する信号をすべて書く
- 1つのレジスタの書き込みは、同じalways文の中で、if文で分けて書く。
（＝別のalways文の中で、それぞれ1つのレジスタを書き換えようとしない）
- case文ですべての場合が列挙されていない場合は、余分な回路ができる（しかもかなりでかい）ので、すべての場合を列挙するか、default文をちゃんと使うべき。
投稿者 akita : 2005年04月28日 10:54
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