2005年05月27日
Verilogとの戯れ(続続)
件の問題、クロック周波数を10kHzとかに落としても、リセット端子をつけてリセットしても、変わらない。真理値表とにらめっこしてみると、順序回路の組み合わせ論理回路のところの、Q2'の回路でQ2とQ0が入れ替わり、Q1'の論理が反転すると、現在観測されている動作になる。が、論理合成後の回路でも、もちろんそんなことは起こっていない。なんでだろう？
投稿者 akita : 2005年05月27日 12:29
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