秋田純一の日記（あるいは備忘録）

元高専生です（笑
何年生の授業なんですか？
うるさいってことは１〜3年生くらいですかね？

HiRさん、こんにちは。
５年生の「集積回路工学」と、４年生の「システム設計演習」を、カリキュラム移行時期の関係で、同一内容でやっています。
他の先生の話を伺うと、うるさいのは、学年ごとで、だいたい隔年、だそうです。
授業を聞かないのは勝手なので、内職は結構なのですが、
するにしても、他の人の迷惑にならないように静かにやってほしい、と思うのです。
でも、聞きたいと思える授業になるように工夫・努力もしなければ、とも思います。それは、いずれ、この分野に取り組んでくれる学生さんが増えてほしい、という下心も、少しはあります。

VHDLがいいような気がするのは何故ですか。どちらを学んだら良いのか悩んでいるところです。僕がいくつか見たサイトでは、Verilogを学ぶべき。なぜならassertionベースの検証が使えるSystem Verilog(だったかな)への移行が容易だからとか(たしか)書かれていました。

http://www.amazon.com/Digital-System-Design-VHDL-2nd/dp/013039985X/
この本の評判が(訳書も)比較的よさそうなので、VHDLを薦める理由があるならば、とりあえずコイツを読んでみようかなぁ。

一般論として、学校ではVHDL、企業ではVerilogHDL、が多いんだそうです。理由の1つは、ご指摘のSystemVerilogのこともあるんでしょうかね。
ここ最近VHDLをいじっていてなんとなく感じてきたのは、PascalとCの違い、に似たものでした。
つまり、いい意味でも悪い意味でも融通が利くのがVerilogHDL、なんですよね。

私も以前高専担当していましたが、学年毎に個性がある
ようです。高専の先生が良いという学年と私の印象は一
致していなかったように思います。
最近は低学年で授業崩壊しているようで、その世代が
5年生に上がってくるころかもしれません。5年生は就職
が決まったら、自分の仕事以外のことは興味がないよう
に感じました。面と向かっては何もいわないのですが、
自分の興味以外のことは授業妨害的な態度をとる学生が
数名いるようです。必修科目だから、なんとかしてく
れるという甘えもあるように感じますし、実際、高専
の先生は信じられないほど甘いです。あまり酷いよう
だと、他の学生が自分と同じでない、または、他の学
生の迷惑だと自ら悟らせる必要があります。高専の先
生はこの辺りは扱いなれているようですが、大学教員
からみると非常に面白い、いや、面食らうところであ
ります。
高専に非常に優秀な学生がいることも事実ですし、
大学2年生よりずっと大人ですので、実験をするつもり
でいろいろ反応を楽しんでください。（こんなこと
いうと高専の先生に怒られるかもしれませんが）

私もVerilogHDLとVHDLのどちらを学べばよいかという
のは、しょっちゅう聞かれますが、どちらから学んで
もよいと思います。現在では、多くのCADツールがどち
らでも対応、または混在可能なので、どちらでも不都
合はありません。ただし、IPがどちらで書かれている
かわからないので、両方使えると便利です。

また、MATLABからHDLを吐き出したり、HDLシミュレー
タとMATLABを連携させるには、VHDLが便利です。
Cadenceでミクストシグナル設計をしたり高位設計
するならVerilogのほうが使いやすいです。という
ように、設計内容によって使い分けることもあり
ます。

言語としての使いやすさは、VHDLだと思いますが、
汎用性が高いのはVerilogのように感じます。VHDL
は、文法エラーが出やすい分、バグの発見が容易で
すし、記述がパターン化されていて迷うことが少な
い、というか、Verilogは組み合わせ回路と順序回路
の記述が明確ではないので癖があります。というこ
とで、VHDLから入るのが楽かなという気はします。
どちらか一方だけということならVerilogがいいかな
？しかし、回路がよくわかってる人には、どちらで
も関係ないと思います。

結論は、どちらから学んでも大差はないけど、本格的
に開発をするなら、両方使える必要があるのでは
ないでしょうか。

kitagawaさん、コメントありがとうございます。
高専の学生さんは、低学年ほど、ということは必ずしもないようで、やはり学年ごとに違いがあるようです。しばらくは試行錯誤しながら、楽しむことにしたいと思います。
またVHDLとVerilogは、学ぶという意味ではPascalとCの関係に似ているのかな、と最初は思いましたが、特長を使い分ける、というのがベストなんでしょうね。